|
Загальна iнформацiя
 Робоча програмаВикладацький складОсновна та додаткова лiтератураIнститут заочного та дистанцiйного навчання
Викладацький складНавчально-методичнi матерiали |
4. ПРОЕКТУВАННЯ ТИПОВИХ ФУНКЦІОНАЛЬНИХ ВУЗЛІВ КОМП’ЮТЕРІВПід час вивчення дисципліни «Комп’ютерна схемотехніка» («Схемотехніка ЕОМ») передбачено також такі види навчального навантаження як домашні, контрольні та розрахунково-графічні роботи. Домашня робота з цієї дисципліни являє собою домашнє завдання підвищеної складності, мета якого – проектування типових функціональних вузлів комп’ютерів. Значну частину пояснювальної записки складає графічний матеріал, який виконують з додержанням вимог чинних державних стандартів. У комп’ютерах команди виконуються послідовністю мікрооперацій (елементарних дій в одному машинному такті), наприклад, інкремент (збільшення), декремент (зменшення) слова, зсув, інверсія, пересилання слова і т. ін. Електронні схеми, призначені для виконання мікрооперацій, називаються типовими функціональними вузлами комп’ютера. За логікою роботи функціональні вузли поділяють на комбінаційні (автомати без пам’яті) і накопичувальні (автомати з пам’яттю). У комбінаційних вузлах стан виходів залежить тільки від комбінації вхідних сигналів у певний момент часу. До комбінаційних типових функціональних вузлів належать:
У накопичувальних вузлах логічний стан виходів визначається як комбінацією вхідних сигналів, так і станом пам’яті в певний момент часу. До накопичувальних (послідовнісних) типових функціональних вузлів належать:
Проектування типових функціональних вузлів комп’ютера містить у собі такі етапи:
5.1. ПРОЕКТУВАННЯ КОМБІНАЦІЙНИХ СХЕМ У виробництві часто використовують комбінаційні керуючі схеми, які задають значення параметрів технологічного процесу залежно від логічних ознак. Схема об’єкту керування з двійковими логічними аргументами Х1, Х2, Х3 та Х4 на виході показана на рис. 5.1. Комбінаційна схема залежно від значення аргументів на вході виробляє керуючі двійкові сигнали від F0 до F9.
Рис. 5.1. Комбінаційна схема керування об’єктами Комбінаційні схеми будуються на основі логічних елементів. Логічний стан виходів елементів комбінаційної схеми залежить тільки від комбінації вхідних сигналів у певний момент часу. Областю визначення логічної функції F (Х1, Х2, … , Хn) є cкінченна множина різних двійкових наборів довжиною n, на кожному з яких указується значення функції нуль або одиниця. Кількість різних двійкових наборів дорівнює множині n-розрядних двійкових чисел m = 2n. Довільну булеву функцію можна задавати різними способами: словесним описом, часовими діаграмами, геометричними фігурами, графами, таблицями істинності та аналітичними виразами. У разі задання функції таблицею істинності в лівій її частині подано усі можливі двійкові набори, а в правій – вказано значення функції на цих наборах. Розроблено універсальні (канонічні) форми представлення булевих функцій, які дають можливість одержати аналітичну форму довільної функції безпосередньо з таблиці істинності. Ця форма надалі може бути мінімізована або спрощена. Оскільки між множиною аналітичних представлень і множиною схем, які реалізують цю функцію, існує взаємно однозначна відповідність, то пошук канонічної форми запису є початковим етапом синтезу логічних схем. Найбільше поширення одержали ДДНФ і ДКНФ. Для одержання цих форм вводяться поняття мінтермів (конституєнта 1) і макстермів (конституєнта 0). Мінтерм – це функція n змінних, яка дорівнює одиниці тільки на одному наборі. Мінтерм одержують як кон’юнкцію n змінних, що входять до нього у прямому виді, якщо значення даної змінної в наборі Xi = 1, і – із запереченням, якщо Xi = 0. Макстерм – це функція n змінних, яка дорівнює нулю тільки на одному наборі. Макстерм одержують як диз’юнкцію усіх змінних, що входять до нього у прямому вигляді, коли значення Xi = 0, або в інверсному вигляді, якщо значення Xi = 1. Важливим етапом проектування комп'ютерних схем є мінімізація булевих функцій, тобто знаходження їх виражень з мінімальною кількістю букв. Мінімізація забезпечує побудову економічних схем комп'ютерів. Для мінімізації функцій із кількістю букв n <= 6 застосовують карти Карно. Їх будують у вигляді таблиць з 2n клітинок з розміткою рядків і стовпчиків змінними. Кожна клітинка карти Карно однозначно відповідає одному наборові таблиці істинності для функції п змінних або мінтермам цієї функції. Клітинки карти Карно часто нумерують десятковими цифрами – номерами наборів. При мінімізації для кожного мінтерму, який входить у ДДНФ функції, ставиться одиниця, а інші клітинки не заповнюються. Мінтерми в сусідніх клітинках карти Карно в рядку (з урахуванням верхніх і нижніх) або в стовпчику (з урахуванням крайніх) розрізняються значенням однієї змінної, що дозволяє виконувати операцію склеювання за цією змінною. Наведемо загальні правила мінімізації.
Розмітку карт Карно для функцій чотирьох змінних показано на рис. 5.2. У клітинки карт записано значення мінтермів відповідно у двійковому і десятковому еквівалентах.
Рис. 5.2. Карти Карно для функції чотирьох змінних: а – двійкове значення мінтермів; б – десяткове значення мінтермів Для мінімізації булевих функцій використовують також діаграми Вейча, які аналогічні картам Карно і відрізняються від них способом розмічання: замість символів 0 і 1 використовують булеві позначення аргументів – X1, X2 та ін. (рис. 5.3).
Рис. 5.3. Діаграма Вейча для чотирьох змінних Наприклад, згідно з таблицею істинності (табл. 5.1) для функції F записується таке рівняння:
Таблиця 5.1. Таблиця істинності функції F
Мінімізацію функції F виконують на основі карти Карно (рис. 5.4) та діаграми Вейча (рис. 5.5). Результати мінімізації:
Рис. 5.4. Карти Карно для мінімізації булевої функції F чотирьох змінних
Рис. 5.5. Діаграма Вейча для мінімізації функції F Для побудови схеми на універсальних логічних елементах НЕ І рівняння перетворюються на основі правил подвійної інверсії та де Моргана до такого вигляду:
Схему, що реалізує даний вираз, зображено на рис. 5.6.
Рис. 5.6. Комбінаційна схема на елементах НЕ І для реалізації функції F Вартість комбінаційної схеми визначається загальною кількістю використаних корпусів мікросхем. Невикористані частини мікросхем утворюють резерв, або можуть бути використані для інших комбінаційних схем. Для реалізації комбінаційної схеми, показаної на рис. 5.6, використано 4/6 корпусу мікросхеми КР1533ЛН1, 4/3 корпусу КР1533ЛА4, 1/2 – КР1533ЛА1, один корпус КР1533ЛА2; всього 4/6+4/3+1/2+1=7/2 або приблизно чотири мікросхеми. Потужність, яку споживає комбінаційна схема, розраховують додаванням потужностей всіх мікросхем: Рк.с =РЛН1+2РЛА4+РЛА1+РЛА2=13+14+7,0 = 34 мВт. Швидкодія комбінаційної схеми характеризується затримкою вихідного сигналу відносно вхідного. Вхідний сигнал послідовно проходить три логічні елементи, затримка кожного становить 9,5 нс. Таким чином, сумарна затримка сигналу схемою становить: tк.с = 3~9,5 = 28,5 нс. 5.2. ЛОГІЧНЕ ПРОЕКТУВАННЯ ДВІЙКОВОГО КОМБІНАЦІЙНОГО ПАРАЛЕЛЬНОГО СУМАТОРА Таблиця 5.2. Таблиця істинності однорозрядного суматора
Постановка задачі. Необхідно спроектувати двійковий 16-розрядний комбінаційний суматор з послідовними перенесеннями між розрядами. Аналіз розмірності задачі. Робота 16-розрядного суматора теоретично подається таблицею істинності з числом вхідних рядків приблизно 232, що практично неможливо. Тому багаторозрядний суматор розбивається на окремі модулі – однорозрядні суматори на три входи і два виходи. Спочатку проектують однорозрядний суматор, потім за допомогою ланцюгів перенесення будується багаторозрядний паралельний суматор. Формалізоване задання логіки роботи однорозрядного суматора. Алгоритм роботи однорозрядного суматора відображається таблицею істинності (табл. 5.2). На основі табл. 5.2 записується система логічних функцій для результату Si та перенесення Pi у ДДНФ:
Мінімізацію функцій (5.1) та (5.2) за допомогою карт Карно показано на рис. 5.7. Як видно з карт Карно, функція результату Si не мінімізується, а функція Рі мінімізується зі зниженням рангу кон’юнкції та використовує тільки прямі значення змінних:
Рис. 5.7. Карти Карно для мінімізації функцій: а – Si; б – Рi Проектуючи комбінаційні однорозрядні суматори, враховують такі чинники:
Для побудови схеми однорозрядного суматора на універсальних логічних елементах НЕ І рівняння (5.3) і (5.2) перетворюють згідно з правилами подвійної інверсії та де Моргана до такого вигляду:
Схему однорозрядного суматора, побудовану на елементах НЕ І відповідно до рівнянь (5.4), показано на рис. 5.8, а; її вартість, яку вимірюють кількістю логічних входів усіх елементів, становить 27, каскадність k = 3. Рівняння (5.1) та (5.2) можна виразити через функцію ВИКЛЮЧАЛЬНЕ ЧИ:
Схему однорозрядного суматора на елементах ВИКЛЮЧАЛЬНЕ ЧИ згідно з рівняннями (5.5) і (5.6) показано на рис. 5.8, б; її вартість становить вісім входів; каскадність k = 2.
Рис. 5.8. Схеми однорозрядних суматорів: а – на елементах НЕ І; б – на елементах ВИКЛЮЧАЛЬНЕ ЧИ; в – з використанням власного перенесення 5.3. ПРОЕКТУВАННЯ ЛІНІЙНОГО ДЕШИФРАТОРА НА ТРИ ВХОДИ Х1 – Х3 І ВІСІМ ПРЯМИХ ВИХОДІВ F0 – F7 Логіка функціонування дешифратора задається таблицею істинності (табл. 5.3). Таблиця 5.3. Таблиця істинності лінійного дешифратора «3->8»
На підставі даних табл. 5.3 записується система логічних рівнянь для прямих виходів лінійного дешифратора у ДДНФ:
Згідно із системою (5.7) для побудови лінійного дешифратора «3->8» необхідно використати 8 тривходових логічних елементів І та три елементи НЕ (рис. 5.9).
Рис. 5.9. Принципіальна схема лінійного дешифратора «3->8» з прямими виходами 5.4. ПРОЕКТУВАННЯ ЛІНІЙНОГО ДЕШИФРАТОРА НА ТРИ ВХОДИ Х1 – Х3 І ВІСІМ ІНВЕРСНИХ ВИХОДІВ L0 – L7. Таблиця 5.4. Таблиця істинності дешифратора з інверсними виходами
На підставі даних табл. 5.4 записується система логічних рівнянь для інверсних виходів лінійного дешифратора у ДКНФ:
Згідно із системою (5.8) для побудови схеми лінійного дешифратора «3->8» з інверсними виходами необхідно використати вісім тривходових логічних елементів ЧИ та три елементи НЕ (рис. 5.10).
Рис. 5.10. Принципіальна схема лінійного дешифратора «3->8» з інверсними виходами 5.5. ПРОЕКТУВАННЯ ПІРАМІДАЛЬНОГО ДЕШИФРАТОРА «3->8» З ПРЯМИМИ ВИХОДАМИ Логіка роботи пірамідального дешифратора на три входи Х1 – Х3 і вісім виходів F0 – F7 задається табл. 5.3 та системою логічних рівнянь (5.7). Для побудови схеми пірамідального дешифратора на першому ступені дешифрують молодші розряди Х1, Х2, а на другому ступені формуються вихідні функції з урахуванням змінних Х3 і O3 (рис. 5.11). На першому ступені формується система рівнянь:
На другому ступені формуються вихідні функції:
Рис. 5.11. Принципіальна схема пірамідального дешифратора «3->8» 5.6. ПРОЕКТУВАННЯ МАТРИЧНОГО ДЕШИФРАТОРА НА ЧОТИРИ ВХОДИ Х 1 – Х 4 І ШІСТНАДЦЯТЬ ВИХОДІВ F 0 – F 15 У матричному дешифраторі вхідне слово ділиться на дві частини, які одночасно дешифруються дешифратором рядків (старші розряди) і дешифратором стовпців (молодші розряди). Вихідні функції формуються за допомогою двовходових логічних елементів І. Система вихідних функцій дешифратора «4>16» подається у вигляді таких скорочених значень:
де введено дворозрядні функції а і і b і :
Схему матричного дешифратора «4>16» показано на рис. 5. 12 .
Рис. 5. 12 . Схема матричного дешифратора 5.7. ПРОЕКТУВАННЯ МУЛЬТИПЛЕКСОРІВ З ВНУТРІШНІМ ДЕШИФРАТОРОМ ТА З АДРЕСНИМИ ІНТЕРМАМИ Логіку роботи чотиривходового мультиплексора наведено в табл. 5.5, де А 0 , А 1 – адресний код; F 0 , F 1 , F 2 , F 3 – виходи внутрішнього дешифратора; Х 0 , Х 1 , Х 2 , Х 3 – вхідна інформація; D – загальний інформаційний вихід.
На підставі даних табл. 5.5 вираз для вихідної функції D можна подати з використанням виходів F 0 – F 3 внутрішнього дешифратора у вигляді
або з мінтермами адресного коду:
Схеми мультиплексорів, відповідні рівнянням (5.9) і (5.10), показано на рис. 5.13.
Рис. 5. 13 . Схеми мультиплексорів: а – з внутрішнім дешифратором; б – з адресними мінтермами 5.8. ПРОЕКТУВАННЯ ДЕМУЛЬТИПЛЕКСОРІВ З ВНУТРІШНІМ ДЕШИФРАТОРОМ ТА З ПОЄДНАННЯМ АДРЕСНИХ І ВХІДНИХ ЗМІННИХ Логіку роботи двоадресного демультиплексора мовою мікрооперацій наведено в табл. 5.6, де D – інформаційний вхід; F 0 , F 1 , F 2 і F 3 – виходи внутрішнього дешифратора адреси.
За даними табл. 5.6 записуємо систему рівнянь для інформаційних виходів:
На підставі цих рівнянь будуємо схеми демультиплексорів із внутрішнім дешифратором (рис. 5.14, а ) і з поєднанням адресних і вхідних змінних на тривходових елементах І (рис. 5.14, б ).
Рис. 5. 14 . Схема демультиплексорів: а – з внутрішнім дешифратором; б – з поєднанням адресних і вхідних змінних 5.9. ПРОЕКТУВАННЯ СХЕМИ ПОРІВНЯННЯ СЛОВА З КОНСТАНТОЮ Припустимо, що потрібно отримати ознаки відношень двійкового слова А = А 2 А 1 А 0 з такими заданими константами: F 1 := ( А = 000); F 2 := ( А = 111) і F 3 := ( А <= 011). На підставі табл. 5.7 значення ознак відношення слова А з константами запишемо у вигляді
Схему порівняння слова з константою згідно з виразами (5.11) показано на рис. 5. 15 .
5.10. ПРОЕКТУВАННЯ СХЕМИ ПОРІВНЯННЯ ДВІЙКОВИХ СЛІВ А І В Багаторозрядні двійкові слова рівні між собою, коли одночасно попарно дорівнюють один одному всі їхні розряди, тобто А ( n ) = В ( n ), якщо А i = В i , i = 1, 2, ..., n .
На підставі даних табл. 5.8, яка задає умову рівності r i двох i - x розрядів А і В , отримаємо
де М i – функція додавання за модулем два (ВИКЛЮЧАЛЬНЕ ЧИ). Ознака рівності двох n -розрядних слів Р A=Bвизначається логічним добутком порозрядних умов r i :
Схему порівняння двох чотирирозрядних слів А і В згідно з виразом (5.13) показано на рис. 5.16 . Схема вміщує чотири логічні елементи ВИКЛЮЧАЛЬНЕ ЧИ і один кон'юнктор .
5.11. ПРОЕКТУВАННЯСХЕМИ ПОРІВНЯННЯ ДВОХ СЛІВ «НА БІЛЬШЕ» Схема порівняння двох слів А і В «на більше» за абсолютним значенням виробляє ознаку FA>B і будується за таким алгоритмом:
Логіку порівняння розрядів А і В наведено в табл. 5.9, де С i – ознака А i > Вi; r i – умова підключення до аналізу сусідніх молодших розрядів обох слів.
На підставі даних табл. 5.9 отримуємо такі вирази:
З урахуванням виразу (5.14) і алгоритму аналізу функцію ознаки F A > B представля ємо у вигляді:
Для порівняння двох чотирирозрядних слів «на більше» ознаку нерівності згідно з виразом (5.15) подаємо так:
Схему порівняння «на більше» двох чотирирозрядних слів А і В згідно із співвідношенням (5.16) показано на рис. 5.1 7 . Рис. 5.1 7 . Схема порівняння двох слів «на більше» 5.12. ПРОЕКТУВАННЯ СХЕМ КОНТРОЛЮ ЗА ПАРНІСТЮ У разі контролю за парністю значення контрольного (паритетного) біта визначається додаванням за модулем два значень розрядів байта:
У разі контролю за непарністю значення контрольного біта набуває такого виразу:
Умову парності отримуємо складанням за модулем два восьмирозрядного слова, що реалізується за допомогою ступінчастого включення двовходових елементів ВИКЛЮЧАЛЬНЕ ЧИ (рис. 5.1 8 ): • на першому рівні отримують функції F 1 – F 4 :
• на другому і третьому рівнях реалізуються функції:
Для задання ознаки контролю вводиться керуючий сигнал V , який разом із сигналом М поступає на входи схеми ВИКЛЮЧАЛЬНЕ ЧИ в четвертому рівні; на прямому й інверсному виходах цього рівня формуються пряме й інверсне значення контрольного розряду:
Рис. 5.18 . Схема контролю за парністю 5.13. ПРОЕКТУВАННЯ СХЕМИ ПЕРЕТВОРЮВАЧА ПРЯМОГО КОДУ В ОБЕРНЕНИЙ У прямому двійковому коді Х пр = Х зн X n-1 ,…, X 1 один розряд, звичайно старший, відображає знак числа, інші – значення цифрових розрядів; при цьому для додатного числа Х зн = 0, а для від'ємного Х зн = 1. Обернений код додатного двійкового числа збігається з прямим кодом, а для від'ємного числа цифрові розряди прямого коду інвертуються. У процесі перетворення прямого коду в обернений значення знакового розряду Х зн використовується як керуючий сигнал, що забезпечує отримання такого виразу:
де Y i – значення i -го розряду оберненого коду; X i – значення і- го розряду додатного вхідного числа ( Х зн = 0); Схему п'ятирозрядного перетворювача прямого коду в обернений, побудовану на елементах ВИКЛЮЧАЛЬНЕ ЧИ відповідно до виразу (5.21), показано на рис. 5.1 9 . Рис. 5.1 9 . Схема перетворювача прямого коду в обернений 5.13. ПРОЕКТУВАННЯ СХЕМИ ПЕРЕТВОРЮВАЧА ПРЯМОГО КОДУ В ДОПОВНЯЛЬНИЙ Доповняльний код додатного двійкового числа збігається з його прямим і оберненим кодами. Доповняльний код від'ємного двійкового числа утворюється з його оберненого коду додаванням до молодшого розряду одиниці. Знаковий розряд прямого коду використовується як керуючий сигнал: якщо Х зн = 0, то вихідний код повторює значення вхідного; якщо Х зн = 1 реалізується перетворення згідно з табл. 5.10.
Карту Карно відповідно до табл. 5.10 для отримання мініма льних форм функцій перетворення прямого коду в доповняльний показано на рис. 5.20 .
Рис. 5.20 . Карта Карно для функцій перетворювача прямого коду в доповняльний: а – Y 1 ; б – Y 2 ; в – Y 3 ; г – Y 4 На основі карт Карно з урахуванням знакового розряду Х зн прямого коду для функцій Y 1 , Y 2 , Y 3 , Y 4 , що представляють виходи перетворювача, отримуємо:
У загальному вигляді для Y i справедливе рівняння:
Схеми перетворювачів прямого коду в доповняльний на основі виразів (5.22) і (5.23) показано на рис. 5.21. Рис. 5.21 . Схеми перетворювачів прямого коду в доповняльний
|
Навчально-методичнi матерiали
Конспект лекцiйКурсовий проектРозрахунково-графічна роботаДомашня роботаI модуль "Елементи та послідовнісні вузли комп’ютерної схемотехніки
II модуль "Комбінаційні вузли комп’ютерної схемотехніки"III модуль "Мікропроцесори та основні пристрої комп’ютера"IV модуль "Інтерфейси мікропроцесорних систем" | |||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
(5.1) 
(5.2) 
(5.3) 
(5.4) 
(5.5) 
(5.6) 
(5.9) 
(5.10) 
(5.11) 
, (5.12) 
(5.13) 
(5.14) 
(5.15) 
(5.16) 
(5.17) 
(5.18) 
(5.19)
(5.20) 
, (5.21) 
– значення і- го розряду від'ємного вхідного числа ( 
= 1). 
(5.22) 
(5.23) 